Youtor
Sumador de 4 bits en VHDL
>> YOUR LINK HERE: ___ http://youtube.com/watch?v=Eco6FZdCRK8
En este episodio vamos a ver como describir en VHDL un sumador de cuatro bits usando asignaciones concurrentes y genéricas con FOR GENERATE, simularlo en ModelSim e implementarlo en un FPGA Cyclone II de Intel (Altera). • Para comprender mejor este video, recomiendo ver: • Introducción al VHDL usando Quartus II de Intel (Altera): • http://bit.ly/2txR36m • Crear un proyecto en ModelSim para simular un diseño descrito en VHDL: • http://bit.ly/2Vcye4c • Suscríbete: • http://bit.ly/2CfiGFR • Música: • Harnful or Fatal por Kevin MacLeod • Licensed under Creative Commons: By Attribution 3.0 License
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